Descripcion: Carpeta contenedora de proyectos de Verilog y SystemVerilog. Todo implementado en ModelSim Student Edition bajo licencia de Aldo Vargas. Cada proyecto por separado cuenta con archivos de simulacion, test bench y codigos Verilog.
Contenido:
- Compuertas Logicas con Operador Ternario
- Contador Simple
- Flip Flops
- Multiplexor 4-1
- Sumador y Restador
- UART
- Transmisor
- Receptor
- Interfaz
- Monitor
- Test Bench
- Top
Programado por Aldo Vargas.