Verilog: use verilog_module_sourcet to discover instantiated modules

This strengthens the typing in the code that does the iterating.

Author: kroening

src/verilog/verilog_language.cpp

@@ -137,7 +137,7 @@ void verilog_languaget::dependencies(
 
     const verilog_modulet &module=(it->second)->verilog_module;
 
-    for(auto &identifier : module.submodules())
+    for(auto &identifier : submodules(module.to_irep()))
       module_set.insert(id2string(identifier));
   }
 }

src/verilog/verilog_module.cpp

@@ -53,7 +53,7 @@ void verilog_modulet::show(std::ostream &out) const
 
 /*******************************************************************\
 
-Function: verilog_modulet::submodules_rec
+Function: submodules_rec
 
   Inputs:
 
@@ -63,8 +63,8 @@ Function: verilog_modulet::submodules_rec
 
 \*******************************************************************/
 
-void verilog_modulet::submodules_rec(
-  const exprt &module_item,
+void submodules_rec(
+  const verilog_module_itemt &module_item,
   std::vector<irep_idt> &dest)
 {
   if(module_item.id() == ID_inst)
@@ -92,7 +92,7 @@ void verilog_modulet::submodules_rec(
 
 /*******************************************************************\
 
-Function: verilog_modulet::submodules
+Function: submodules
 
   Inputs:
 
@@ -102,12 +102,12 @@ Function: verilog_modulet::submodules
 
 \*******************************************************************/
 
-std::vector<irep_idt> verilog_modulet::submodules() const
+std::vector<irep_idt> submodules(const verilog_module_sourcet &module)
 {
   std::vector<irep_idt> result;
 
-  for(auto &item : module_items.get_sub())
-    submodules_rec(static_cast<const exprt &>(item), result);
+  for(auto &item : module.module_items())
+    submodules_rec(item, result);
 
   return result;
 }

src/verilog/verilog_module.h

@@ -37,16 +37,12 @@ struct verilog_modulet
     m.module_items.swap(module_items);
     m.location.swap(location);
   }
-  
-  void show(std::ostream &out) const;
-
-  // The identifiers of the submodules
-  // (not: the identifiers of the instances)
-  std::vector<irep_idt> submodules() const;
 
-private:
-  static void
-  submodules_rec(const exprt &module_item, std::vector<irep_idt> &dest);
+  void show(std::ostream &out) const;
 };
 
+// The identifiers of the submodules
+// (not: the identifiers of the instances)
+std::vector<irep_idt> submodules(const verilog_module_sourcet &);
+
 #endif